基于ADSP BF533和FPGA的接口设计

２０１２年６月　舰船电子对抗　ＳＨＩＰＢＯＡＲＤ　ＥＬＥＣＴＲＯＮＩＣ　Ｃ（）ＵＮＴＥＲＭＥＡＳＵＲＥ　Ａｕｇ．２Ｏ１２　Ｖｏ１．３５　Ｎｏ．４　第３５卷第４期　基于ＡＤＳＰ　ＢＦ５　３　３和ＦＰＧＡ的接口设计　张晓东　（船舶重工集团公司７２３所，扬州２２５００１）　摘要：ＡＤＳＰ　ＢＦ５３３处理器是Ｂｌａｃｋｆｉｎ系列产品，采用了Ａｎａｌｏｇ　Ｄｅｖｉｃｅｓ／Ｉｎｔｅｌ的微信号结构（ＭＳ　．），其丰富的外设　使系统配置灵活且有极佳的性能。介绍了ＢＦ５３３在定位指挥系统中的应用，通过ＢＦ５３３和现场可编程门阵列（ＦＰ—　ＧＡ）的配合，实现数据帧的转换和与系统其他组件的接口。测试表明该接口模块能正确完成与系统其他组件的时　序转换和数据帧格式转换，产生波形编码信号。　关键词：时序转换；定位指挥系统；波形编码信号　中图分类号：ＴＰ３３１．１１　文献标识码：Ｂ　文章编号：ＣＮ３２—１４１３（２０１２）０４—０１１１一ｏ４　Ｉｎｔｅｒｆａｃｅ　Ｄｅｓｉｇｎ　Ｂａｓｅｄ　ｏｎ　ＡＤＳＰ　ＢＦ５　３　３　ａｎｄ　ＦＰＧＡ　ＺＨＡＮＧ　Ｘｉａｏ—ｄｏｎｇ　（Ｔｈｅ　７２３　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　ＣＳＩＣ，Ｙａｎｇｚｈｏｕ　２２５００１，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｔｈｅ　ＡＤＳＰ—ＢＦ５３３　ｐｒｏｃｅｓｓｏｒ　ｂｅｌｏｎｇｓ　ｔｏ　Ｂｌａｃｋｆｉｎ　ｓｅｒｉｅｓ　ｐｒｏｄｕｃｔｓ，ａｄｏｐｔｓ　ｔｈｅ　Ａｎａｌｏｇ　Ｄｅ—　ｖｉｃｅｓ／Ｉｎｔｅｌ　ｍｉｃｒｏ　ｓｉｇｎａｌ　ａｒｃｈｉｔｅｃｔｕｒｅ（ＭＳＡ）．Ｉｔ　ｃｏｎｔａｉｎｓ　ａ　ｒｉｃｈ　ｓｅｔ　ｏｆ　ｐｅｒｉｐｈｅｒａｌｓ，ｗｈｉｃｈ　ｃａｎ　ｐｒｏｖｉｄｅ　ｔｈｅ　ａｇｉｌｅ　ｓｙｓｔｅｍ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　ａｓ　ｗｅｌｌ　ａｓ　ｅｘｃｅｌｌｅｎｔ　ｐｅｒｆｏｒｍａｎｃｅ．Ｔｈｉｓ　ｐａｐｅｒ　ｉｎｔｒｏｄｕｃｅｓ　ｔｈｅ　ａｐｐｌｉｃａ—　ｔｉｏｎ　ｏｆ　ＢＦ５　３　３　ｔＯ　ｔｈｅ　ｌｏｃａｔｉｎｇ　ａｎｄ　ｃｏｍｍａｎｄ　ｓｙｓｔｅｍ，ｔｈｒｏｕｇｈ　ｔｈｅ　ｃｏｏｐｅｒａｔｉｏｎ　ｏｆ　ＢＦ５　３　３　ａｎｄ　ｆｉｅｌｄ—ｐｒｏ—　ｇｒａｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙ（ＦＰＧＡ）ｔｏ　ｒｅａｌｉｚｅ　ｔｈｅ　ｔｒａｎｓｆｏｒｍａｔｉｏｎ　ｏｆ　ｄａｔａ　ｆｒａｍｅ　ａｎｄ　ｔｈｅ　ｉｎｔｅｒｆａｃｅｓ　ｔｏ　ｏｔｈ—　ｅｒ　ｓｕｂａｓｓｅｍｂｌｉｅｓ　ｉｎ　ｔｈｅ　ｓｙｓｔｅｍ．Ｔｅｓｔｓ　ｉｎｄｉｃａｔｅ　ｔｈａｔ　ｔｈｅ　ｉｎｔｅｒｆａｃｅ　ｍｏｄｕｌｅ　ｃａｎ　ｃｏｒｒｅｃｔｌｙ　ｃｏｍｐｌｅｔｅ　ｔｈｅ　ｓｅｑｕｅｎｃｅ　ｔｒａｎｓｆｏｒｍａｔｉｏｎ　ａｎｄ　ｄａｔａ　ｆｒａｍｅ　ｆｏｒｍａｔ　ｔｒａｎｓｆｏｒｍａｔｉｏｎ　ｗｉｔｈ　ｏｔｈｅｒ　ｓｕｂａｓｓｅｍｂｌｉｅｓ　ｉｎ　ｔｈｅ　ｓｙｓ—　ｔｅｍ，ａｎｄ　ｇｅｎｅｒａｔｅｓ　ｔｈｅ　ｗａｖｅｆｏｒｍ　ｃｏｄｅｄ　ｓｉｇｎａ１．　Ｋｅｙ　ｗｏｒｄｓ：ｓｅｑｕｅｎｃｅ　ｔｒａｎｓｆｏｒｍａｔｉｏｎ；ｌｏｃａｔｉｎｇ　ａｎｄ　ｃｏｍｍａｎｄ　ｓｙｓｔｅｍ；ｗａｖｅｆｏｒｍ　ｃｏｄｅｄ　ｓｉｇｎａｌ　０　引　言　雷达，在现代战争作战指挥系统中是获取信息　的一种探测手段，是收集各种军事情报的传感器。　扰的能力；不仅能够对目标进行识别并锁定追踪，还　要有稳定的信道传输，使指挥命令能顺利无误地　到达。　通信，在现代战争中的作用也是显而易见的。　命令的下达、数据的传输都需要稳定、可靠、快速的　通信信道，且对通信的实时性和稳定性不断提出了　越来越高的要求。　然而这种单一的系统已经越来越难以满足日益　复杂化的作战环境，在此要求下，提出了一种新的概　念——一体化联合作战指挥系统。本文主要针对这　种新型的现代作战系统而定，要求此系统既能象通　信系统具有优良的通信能力，又能象雷达系统具有　准确的定位能力，同时具有极好的抗多径、同频带干　收稿日期：２０１２—０３—１５　１　系统组成分析　本系统完成定位及射击指挥功能。系统一般由　一部主机和多部用户机组成，主站和用户机的组成　基本相同，均由天馈线、频综、发射组件、接收组件、　信号产生组件、定位通信组件、电源、终端、数据处理　组件、天线座及天线驱动等部分组成。　由于主站和用户机组成结构大致相同，特给出　其中主站系统简要框图，如图１所示。从图中容易　看出：此系统主要由终端、数据处理组件、定位通信　组件和天线组成；定位通信组件又由接口模块和信　１１２　舰船电子对抗　第３５卷　号处理模块组成；而接口模块则主要由ＤＳＰ处理模　块和ＦＰＧＡ模块构成。　：竺　）：　数据处理组件　塞竺　堡竺　＝　顶　图１主站系统框图　２　接口模块的ＦＰＧＡ部分设计　作为ＡＤＳＰ—ＢＦ５３３的协处理部分，主要和　ＢＦ５３３一起完成接口模块的功能，利用其丰富的ＩＯ　口资源，链接到周围外设，完成数据从数据处理模块　经由接口模块到周围器件的数据链路搭建口　］。　２．１　ＦＰＧＡ设计流程介绍　接口模块的ＦＰＧＡ软件流程如图２所示。　一　数据发送模块　地址总线　≥　ＡＤＤＲＥＳＳＤＥＣＯＤＥ　门限设置模块　片选信号线　（地址解码模块）　数据采集模块　图２　ＦＰＧＡ软件流程图　从图２中较易看出，ＦＰＧＡ与ＡＤＳＰ—ＢＦ５３３连　接，形成数据通道，接收来自ＢＦ５３３的数据，并解　析，然后与周围器件完成数据的交换。　其软件设计流程主要分为以下几个部分：地址　解码模块；数据采集模块；门限设置模块；总线选择　模块；数据发送模块；方位解算模块；距离解算模块；　先进先出（ＦＩＦＯ）控制模块。　２．２地址解码模块　ＦＰＧＡ设计中的地址解析模块与ＢＦ５３３的数　据总线、地址总线以及异步存储器ＢＡＮＫ选择线　ＡＭＳ２　ＡＭＳ３相连，并且外接２０　ＭＨｚ时钟。输出　端主要为各个模块的选择端：　（１）ＳｅｎｄＤａｔａＩ　ｏａｄ——发送数据地址使能；　（２）ＳｅｔＴｈｒｅｓｈｏｌｄ——门限设置地址使能；　（３）ＣｌｅａｒＦｉｆｏ——清空ＦＩＦＯ地址使能；　（４）ＳｅｔＡＤａｃｑｕｉｓｉｔｉｏｎ——启动ＡＤ数据采集；　（５）ＣｌｅａｒＡＤａｃｑｕｉｓ　ｏｎ——清空ＡＤ数据采集；　（６）ＲｅａｄＦｉｆｏ——读ＦＩＦＯ地址使能；　（７）ＲｅａｄＤｉｒｅｃｔｉｏｎ——读方位地址使能；　（８）ＲｅａｄＤｉｓｔａｎｃｅ一一读距离地址使能。　此模块连接了ＢＦ５３３的异步存储器选择端，使　得数字信号处理器（ＤＳＰ）能简单地把此模块作为一　个外部存储器来操作，对于不同地址的操作相当于　是对连接到ＦＰＧＡ外设的操作，使得处理更加　方便。　工作流程：当片选信号有效时，ＦＰＧＡ读取　ＤＳＰ的数据地址总线，并对地址总线的低四位进行　译码操作（针对不同的地址，对周围器件进行操作）。　当判定ＤＳＰ为读操作时，使得ＤＳＰ—Ｄ［１５．．０］输出　为高阻态，否则输出为ＤＳＰ—ＤＯｕｔ的值，如图３所　示。表１为地址解析模块针对不同的地址输人进行　的相应模块选择情况。一　　西雠　悦　，ｊ　一　一　一。　。…一　一。～～　图３地址解析模块　表１地址解析表　地址低四位　对应片选信号　ＤＳＰ—Ｄ输出值　００００　ＳｅｎｄＤａｔａＬｏａｄ　ＺＺＺＺＺＺＺ　０００１　ＳｅｔＴｈｒｅｓｈｏｌｄ　ＺＺＺＺＺＺＺ　ＯＯ１Ｏ　ＣｌｅａｒＦｉｆｏ　ＺＺＺＺＺＺＺ　ＯＯ１１　ＳｅｔＡＤａｃｑｕｉｓｉｔｉｏｎ　ＺＺＺＺＺＺＺ　Ｏ１ＯＯ　ＣｌｅａｒＡＤａｃｑｕｉｓｉｔｉｏｎ　ＺＺＺＺＺＺＺ　Ｏ１Ｏ１　ＲｅａｄＦｉｆｏ　ＤＳＰ—ＤＯｕｔ　Ｏｌ１Ｏ　ＲｅａｄＤｉｒｅｃｔｉｏｎ　ＤＳＰ　ＤＯＵｔ　Ｏ１１１　ＲｅａｄＤｉｓｔａｎｃｅ　ＤＳＰ—ＤＯｕｔ　２．３数据采集模块　ＦＰＧＡ设计中的数据采集模块主要通过地址解　析模块输出的ＳｅｔＡＤａｃｑｕｉｓｉｔｉｏｎ和ＣｌｅａｒＡＤａｃｑｕｉｓｉ—　ｔｉｏｎ信号线来控制外部数据采集系统进行数据的采　集与清空。当ＳｅｔＡＤａｃｑｕｉｓｉｔｉｏｎ有效时输出高电　第４期　张晓东：基于ＡＤＳＰ　ＢＦ５３３和ＦＰＧＡ的接口设计　１１３　平，ＩＮＶＡＬＩＤ＿ＩＦ有效，输出为高电平，数据采集开　始；当ＣｌｅａｒＡＤａｃｑｕｉｓｉｔｉｏｎ输出为高电平时，ＩＮＶＡ—　ＬＩＤ＿ＩＦ无效，输出为低电平，数据采集停止。如图　４所示。　Ｓ　图４数据采集模块　２．４门限设置模块　ＦＰＧＡ设计中的门限设置模块主要针对雷达的　门限设置，当地址解析模块输出的ＳｅｔＴｈｒｅｓｈｏｌｄ有　效时，数据从ＤＳＰ—ＤＩＮ［１５．．Ｏ］读入，门限输出有　效，如图５所示。　图５门限设置模块　门限设置输出：　（１）ＤＳ表示当门限开启时被锁存的ＤＳＰ—Ｄｉｎ　在随后的时间每来一个ＣＬＫ１０Ｍ，移位输出一次，　高位在前，低位在后。　（２）ＬＤ在移位输出时一直保持为高，其他时间　为低。　（３）ＣＰ为在ＬＤ高有效时输出的类脉冲信号。　门限设置模块在ＳｅｔＴｈｒｅｓｈｏｌｄ产生高电平触　发后输出所需时序，时序图如图６所示。　２．５总线选择模块　ＦＰＧＡ设计中的总线选择模块主要对应于　ＤＳＰ的读请求操作，向ＤＳＰ传输数据主要有３个来　源，分别是ＦＩＦＯ输入（ＦＩＦＯＩＮＰＵＴ）、方位信息　（ＯＲＩ—ＤＡＴＡ）和距离信息（Ｄｉｓｔａｎｃｅ），通过ＳＯＵＴ　译码分别选择不同输出到ＤＳＰ—ＤＯｕｔ，而ＤＳＰ—　ＣＬＫ２Ｏ～　ＳｅｔＴｈｒｅｓｈｏｌｄ　图６　门限设置模块时序图　ＤＯｕｔ是一个内部数据总线，通过在地址译码模块　中ＩｎＯｕｔＳｅｌｅｃｔ的三态控制，决定是否输出到ＤＳＰ—　Ｄ双向数据总线上，如图７所示。　图７总线选择模块　２．６数据发送模块　定位通信信号处理组件在开关ＤＷＫＺ±和触　发ＤＷＴＲ±信号的控制下，对定位和通信数据进行　差分二相编码，每个触发信号产生一个字节的数据　编码。一个字节由１０位数据组成，ｂｉｔ９为基准头，　数值为１；ｂｉｔ８～ｂｉｔｌ为数据位，高位在前，低位在　后；ｂｉｔ０为奇校验位，前９位数据差分编码后进行校　验，其产生的校验数据为校验结果。每个数据位由　６４位伪随机子码序列组成。编码产生３路信号：编　码差分相移键控（ＤＰＳＫ）信号、调幅幅移键控　（ＡＳＫ）信号、关断调幅（ＡＭ）信号。信号具体指标　如下：　（１）编码信号ＤＰＳＫ　数据位：１０位，共１２８Ⅱｓ；　子码脉宽：２００　ｎｓ，６４位，共１２．８　ｓ。　（２）调幅信号ＡＳＫ　在编码期间为高电平，未编码时为低电平。　（３）关断信号ＡＭ　关断信号ＡＭ前沿提前ＡＳＫ前沿１肚ｓ，滞后　ＡＳＫ后沿１　ｓ。　其中输出编码波形形式如图８所示，ＡＭ，　ＡＳＫ，ＤＰＳＫ时序示意图如图９所示。　ＦＰＧＡ设计的地址解析模块中，ＤａｔａＳｅｎｄ８　［７．．０］为需要发送的８　ｂｉｔ数据，在ＳｅｎｄＤａｔａＬｏａｄ　ｌ１４　舰船电子对抗　第３５卷　编码　图８输出编码波形形式示意图　图９　ＡＭ、ＡＳＫ、ＤＰＳＫ时序示意图　使能时，Ｐｒｏｃｅｓｓ　Ｐ２经１１个时钟周期把ＤａｔａＳｅｎｄ８　转成差分数据，锁存在ＤｉｆｆＤａｔａｌＯ中。Ｐｒｏｃｅｓｓ　Ｐ１　用于产生ＡＭ，ＡＳＫ所需的时序。而Ｐｒｏｃｅｓｓ　Ｐ３则　把ｌ０位差分数据经６４位二相编码调制后输出，如　图１０所示。　图１０地址解析模块　２．７方位解算模块　方位解算模块经１个１６位移位寄存器后，把　１６位串行数据转换成１６位并行数据输出，并经Ｏ—　ＲＩＥＮＴＡＴＩＯＮ模块把数据的校验与其发送过来的　校验码进行对比，如校验正确，则更新ＯＲＩ—ＤＡＴＡ　输出，如图１１所示。　２．８距离解算模块　距离解算模块根据ＤＷＴＲ与ＣｏｒＰＰ两者之间　的计数差值转换为时间差算出回波距离，计数时钟　常用２Ｏ　ＭＨｚ，那么一个计数值对应距离上有１５０／　２０—７．５　ｍ。１６位计数值输出为ｃｎｔ１６，利用　ＤＷＴＲ清零计数值，并用ＣｏｒＰＰ锁存计算值，因此　方位脉冲信号位锁存输出　Ｓｈｉｆｔ１６　ｌ　ＯＲＩＥＮＴＡＴＩＯＮ　ｑ［１５　０］　ｌ　ＣＥｎｌｏａｃｂｋｌｅ　１　￣１　ＤＡＴ　‰　。　Ｓｈｉｆｍ　Ｉ　。　ｔ９　图１１方位解算模块　可以得到两者之间的差值成分。利用ｌｐｍ—ａｄｄ—ｓｕｂ　做减法，减去零距离对应的计算值，再乘上３Ｏ，并把　输出结果舍弃低两位，即相当于乘７．５操作，因此输　出Ｄｉｓｔａｎｃｅ对应实际的距离值，如图１２所示。　图１２距离解算模块　２．９　ＦＩＦＯ控制模块　ＦＩＦＯ控制模块实际上含在总线选择模块中，　通过控制总线选择模块来控制ＤＳＰ对ＦＩＦＯ的　操作。　３　结束语　本文首先对定位指挥系统进行了简要的介绍，　然后对系统中接口模块的ＦＰＧＡ设计流程进行了　阐述，并对其中的各种模块展开了较为详细的描　述，最后通过测试证明了此方案的可行性。此外，有　关ＦＰＧＡ的数据发送模块测试、距离解算模块测　试、门限设置模块测试以及整体测试已经完成，由于　篇幅所限，未能一一呈现在论文当中。　参考文献　Ｅ１］王诚．ＡＬＴＥＲＡ　ＦＰＧＡ／ＣＰＬＤ设计（基础篇）［Ｍ］．北　京：人民邮电出版社，２００５．　［２］王小军．ＶＨＤＬ简明教程［Ｍ］．北京：清华大学出版社，　１９９７．　［３］雷伏容．ＶＨＤＬ电路设计［Ｍ］．北京：清华大学出版　社，２００６．